Verilog HDL高级数字设计|国外电子与通信教材系列|（美）Michael D.Ciletti|电子工业出版社

【相关下载】

【二手书】
本产品共有 0 册二手书出售，最低价：￥.00 [查看]

推荐图书

	SolidWorks 2008中文版从... 作者:暴风创新科技
	Pro/ENGINEER Wildfire 4.... 作者:钟日铭
	控制系统仿真与计算机辅助... 作者:薛定宇
	Pro/ENGINEER Wildfire 4.... 作者:钟日铭
	Pro/ENGINEERWildfire4.0... 作者:张建松
	Pro/ENGINEERWildfire4.0... 作者:张红松

用户购买本书还购买了

· 3C认证中的电磁兼容测试与对策

· .NET与设计模式

· .NET系统架构与开发

· .NET平台下Crystal Reports设计...

· .NET开发安全解决方案应用编程

· .NET Web服务解决方案应用编程

· .NET & XML Magazine 2002-2003 ...

· （赠书）信号与系统

· 网络布线从入门到精通（第三版）

金书共建·What's this?

[分类共建] ·所有未分类图书查看
本书当前分类：
计算机辅助设计与工程计算 > VHDL
我觉得本书应分到此类中：

[金书WIKI]
[ 编辑 ]当前页面使本书内容更加完善

[资源共建]
·提交本书书摘 ·提交本书相关资源

Verilog HDL高级数字设计

您想读这本书吗？
原书名：Advanced Digital Design with the Verilog HDL	原出版社：Prentice Hall/Pearson
作者：（美）Michael D.Ciletti	出版社：电子工业出版社
译者：张雅绮李锵	丛书名：国外电子与通信教材系列
出版日期：2005-1-1	上架日期：2005-10-8
ISBN：7505399179	页数：710 版次：1-1
开本：16开	装帧：

市场价：~~￥65.00~~

贵宾会员价：￥48.75
高级会员价：￥48.75
普通会员价：￥48.75

金书豆豆(What's this?)

种一个豆豆，书价我来定！

我要种一个豆豆

【您的购物车】

购买册数：


货到付款：北京、上海、天津、广州、深圳、湖北、河南、山西、陕西、山东、四川、重庆、浙江更多查看>>

[暂时缺货，正在进货您可以在此处进行缺货登记,到货后我们会及时通知您！]

| 大封面 | 封底 | 前言 | 内容简介 | 序言 | 目录 | 作者简介 | 译者简介 | 作者序 | 译者序 |

【读者评论】

内容简介
本书特色：
用HDL(硬件描述语言)进行行为建模是现代ASIC(专用集成电路)设计的关键。要想成为某个杰出设计团队的一员，必须掌握设计流关键阶段中HDL的使用。本书内容并不囿于基本原理和方法，比较适合数字设计入门课程之后较深入些的课程。
本书重点讨论使用HDL进行数字设计的方法。如果读者学过逻辑设计的入门课程，将对阅读本书有很大帮助。作者希望通过以下手段逐步实现重点目标：
．复习组合和时序逻辑的基本原理
．介绍在设计中如何使用硬件描述语言
．提供大量翔实的讲解，使读者能很快上手进行ASIC和／或FPGA(现场可编程门阵列)设计
．提供较深入的、使用现代设计工具的实例，引导读者简化、验证自己的设计并使其更明晰
本书使用Verilog硬件描述语言作为通用的框架来支持所讲述的设计活动，但本书的重点是开发、验证并合成数字电路的设计，而不是Verilog语言。大多数选过数字设计方面两门以上课程的学生都应该熟悉至少一门编程语言，而且能够在阅读本书时进行相关的绘图工作。
本书附有辅助软件包，可到电子工业出版社网站(www．phei．com．cn)资源下载栏目浏览下载，或以书名为关键字搜索下载。
　　本书通过大量完整的实例讲解了使用Verilog HDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑综合等关键问题，还有后综合设计确认、定时分析及可测性设计等内容。
本书结构清晰，内容组织合理，适用于计算机、电子等相关专业本科高年级学生或研究生课程，同时也适用于对学习Verilog HDL及其在现代集成电路设计流中的应用感兴趣的专业人员。

目录
伸缩显示:

[弹出查看]

第1章  数字设计方法概论
1.1  设计方法简介
1.1.1  设计规范
1.1.2  设计划分
1.1.3  设计输入
1.1.4  仿真与功能验证
1.1.5  设计整合与验证
1.1.6  预综合结束
1.1.7  门级综合与工艺映射
1.1.8  后综合设计确认
1.1.9  后综合定时验证
1.1.10  测试生成与故障模拟
1.1.11  布局与布线
1.1.12  校验物理和电气设计规则
1.1.13  提取寄生参量
1.1.14  设计结束
1.2  IC工艺选择
1.3  后续内容概览
参考文献
第2章  组合逻辑设计回顾
2.1  组合逻辑与布尔代数
2.1.1  ASIC库单元
2.1.2  布尔代数
2.1.3  狄摩根定律
2.2  布尔代数化简定理
2.3  组合逻辑的表示
2.3.1  积之和表示法
2.3.2  和之积表示法
2.4  布尔表达式的化简
2.4.1  异或表达式的化简
2.4.2  卡诺图（积之和形式）
2.4.3  卡诺图（和之积形式）
2.4.4  卡诺图与任意项
2.4.5  扩展的卡诺图
2.5  假信号与冒险
2.5.1  静态冒险的消除（积之和形式）
2.5.2  小结：消除两级电路中的静态冒险
2.5.3  多级电路中的静态冒险
2.5.4  小结：消除多级电路中的静态冒险
2.5.5  动态冒险
2.6  逻辑设计模块
2.6.1  与非-或非结构
2.6.2  多路复用器
2.6.3  多路解复用器
2.6.4  编码器
2.6.5  优先编码器
2.6.6  译码器
2.6.7  优先译码器
参考文献
习题
第3章  时序逻辑设计基础
3.1  存储单元
3.1.1  锁存器
3.1.2  透明锁存器
3.2  触发器
3.2.1  D触发器
3.2.2  主从触发器
3.2.3  J-K触发器
3.2.4  T触发器
3.3  总线与三态器件
3.4  时序机设计
3.5  状态转移图
3.6  设计举例：BCD码到余3码转换器
3.7  数据传输的串行线码转换器
3.7.1  用米利型FSM实现串行线码转换
3.7.2  用摩尔型FSM实现串行线码转换
3.8  状态化简与等价状态
参考文献
习题
第4章  Verilog逻辑设计介绍
4.1  组合逻辑的结构化模型
4.1.1  Verilog原语和设计封装
4.1.2  Verilog结构化模型
4.1.3  模块端口
4.1.4  一些语言规则
4.1.5  自顶向下的设计和嵌套模块
4.1.6  设计层次和源代码结构
4.1.7  Verilog矢量
4.1.8  结构化连接
4.2  逻辑系统，设计验证与测试方法
4.2.1  Verilog中的四值逻辑和信号解析
4.2.2  测试方法
4.2.3  测试平台信号发生器
4.2.4  事件驱动仿真
4.2.5  测试平台模板
4.2.6  有符号数
4.3  传播延时
4.3.1  惯性延时
4.3.2  传播延时
4.4  组合与时序逻辑的Verilog真值表模型
参考文献
习题
第5章  用组合与时序逻辑的行为级模型进行逻辑设计
5.1  行为建模
5.2  行为级建模的数据类型
5.3  基于布尔方程的组合逻辑行为级模型
5.4  传播延时与连续赋值
5.5  Verilog中的锁存器和电平敏感电路
5.6  触发器和锁存器的周期性行为模型
5.7  周期性行为和边沿检测
5.8  行为建模方式的比较
5.8.1  连续赋值模型
5.8.2  数据流/寄存器传输级模型
5.8.3  基于算法的模型
5.8.4  端口名称：风格问题
5.8.5  用行为级模型仿真
5.9  多路复用器，编码器和译码器的行为模型
5.10  线性反馈移位寄存器的数据流模型
5.11  用重复算法模拟数字机
5.11.1  智能复用和参数化模型
5.11.2  时钟发生器
5.12  多循环操作状态机
5.13  包含函数和任务的设计文件：是成果还是愚蠢行为
5.13.1  任务
5.13.2  函数
5.14  行为建模的算法状态机图
5.15  算法状态机和数据通道图
5.16  计数器，移位寄存器和寄存器组的行为级模型
5.16.1  计数器
5.16.2  移位寄存器
5.16.3  寄存器组和寄存器（存储器）阵列
5.17  用于异步信号的去抖动开关，亚稳定性和同步装置
5.18  设计实例：键盘扫描器和编码器
参考文献
习题
第6章  组合逻辑与时序逻辑的综合
6.1  关于综合的介绍
6.1.1  逻辑综合
6.1.2  RTL综合
6.1.3  高级综合
6.2  组合逻辑综合
6.2.1  优先级结构的综合
6.2.2  使用逻辑无关紧要条件的情况
6.2.3  ASIC单元与资源共享
6.3  带锁存器的时序逻辑综合
6.3.1  锁存器的无意识综合
6.3.2  锁存器的有意识综合
6.4  三态器件的综合和总线接口
6.5  带有触发器的时序逻辑综合
6.6  确定状态机的综合
6.6.1  BCD码到余3码转换器的综合
6.6.2  Mealy型NRZ码到Manchester线性码转换器的综合
6.6.3  Moore型NRZ到Manchester线性码的转换器综合
6.6.4  序列检测器的综合
6.7  寄存器逻辑
6.8  状态编码
6.9  模糊状态机，寄存器以及计数器的综合
6.9.1  模糊状态机
6.9.2  计数器综合
6.9.3  寄存器综合
6.10  复位
6.11  门控时钟与时钟使能综合
6.12  可预期的综合结果
6.12.1  数据类型综合
6.12.2  运算符分组
6.12.3  表达式替代
6.13  循环的综合
6.13.1  不带内嵌定时控制的静态循环
6.13.2  带内嵌定时控制的静态循环
6.13.3  不带内嵌定时控制的非静态循环
6.13.4  带内嵌定时控制的非静态循环
6.13.5  用状态机替代不可综合的循环
6.14  能够避免的设计陷阱
6.15  分割与合并：设计划分
参考文献
习题
第7章  数据通路控制器的设计和综合
7.1  时序状态机的划分
7.2  设计举例：二进制计数器
7.3  RISC存储程序状态机的设计和综合
7.3.1  RISC SPM：处理器
7.3.2  RISC SPM：ALU
7.3.3  RISC SPM：控制器
7.3.4  RISC SPM：指令集
7.3.5  RISC SPM：控制器设计
7.3.6  RISC SPM：程序的执行
7.4  设计举例：UART
7.4.1  UART的操作
7.4.2  UART发射机
7.4.3  UART接收机
参考文献
习题
第8章  可编程逻辑器件和存储器件
8.1  可编程逻辑器件
8.2  存储器件
8.2.1  只读存储器
8.2.2  可编程ROM
8.2.3  可擦除ROM
8.2.4  基于ROM的组合逻辑实现
8.2.5  用于ROM的Verilog系统任务
8.2.6  ROM的比较
8.2.7  基于ROM的状态机
8.2.8  闪存
8.2.9  静态随机存取存储器
8.2.10  铁电非易失性存储器
8.3  可编程逻辑阵列
8.3.1  PLA最小化
8.3.2  PLA建模
8.4  可编程阵列逻辑
8.5  PLD的可编程性
8.6  复杂可编程逻辑器件
8.7  Altera MAX 7000 CPLD
8.7.1  可共享扩展器
8.7.2  并行扩展器
8.7.3  I/O控制模块
8.7.4  对时序的考虑
8.7.5  器件资源
8.7.6  其他Altera器件系列
8.8  Xilinx XC9500 CPLD系列
8.9  现场可编程门阵列
8.9.1  FPGA在ASIC市场中的角色
8.9.2  FPGA技术
8.10  Altera Flex 8000 FPGA
8.11  Altera Flex 10 FPGA
8.12  Altera Apex FPGA
8.13  Altera 芯片的可编程性
8.14  Xilinx XC4000 系列FPGA
8.14.1  基本结构
8.14.2  XC4000可配置逻辑模块
8.14.3  专用快速进位和借位逻辑
8.14.4  分布式RAM
8.14.5  XC4000互连资源
8.14.6  XC4000 I/O模块
8.14.7  XC4000E和XC4000X系列中的改进
8.14.8  Spartan系列中的改进
8.15  Xilinx Spartan XL FPGA
8.16  Xilinx Spartan II FPGA
8.17  Xilinx Virtex FPGA
8.18  片上系统（SoC）的可嵌入可编程IP内核
8.19  基于Verilog的FPGA设计流程
8.20  FPGA综合
参考文献
相关网站
习题
第9章  数字处理器的结构和算法
9.1  算法，嵌套循环程序和数据流图
9.2  设计实例：中间色调像素图像转换器
9.2.1  中间色调像素图像转换器的最基本设计
9.2.2  基于NLP的中间色调像素图像转换器结构
9.2.3  基于并发ASMD的中间色调像素图像转换器的结构
9.2.4  中间色调像素图像转换器：设计权衡
9.2.5  带反馈数据流图的结构
9.3  数字滤波器和信号处理器
9.3.1  有限冲激响应滤波器（FIR）滤波器
9.3.2  数字滤波器设计过程
9.3.3  无限冲激响应（IIR）滤波器
9.4  建立信号处理器模块
9.4.1  积分器
9.4.2  微分器
9.4.3  抽选与插值滤波器
9.5  流水线结构
9.5.1  设计实例：流水线型加法器
9.5.2  设计实例：流水线型FIR滤波器
9.6  环形缓冲器
9.7  FIFO以及跨越时钟域的同步问题
参考文献
习题
第10章  算术处理器架构
10.1  数的表示方法
10.1.1  负整数的有符号数表示
10.1.2  负整数的1补表示方法
10.1.3  正数和负数的2补表示方法
10.1.4  小数的表示
10.2  加减法功能单元
10.2.1  行波进位加法器
10.2.2  超前进位加法器
10.2.3  上溢出和下溢出
10.3  乘法运算功能单元
10.3.1  组合（并行）二进制乘法器
10.3.2  时序二进制乘法器
10.3.3  时序乘法器设计：层次化分解
10.3.4  基于STG的控制器设计
10.3.5  基于STG的高效时序二进制乘法器
10.3.6  基于ASMD的时序二进制乘法器
10.3.7  基于ASMD的高效时序二进制乘法器
10.3.8  基于ASMD数据通路和控制器设计的总结
10.3.9  精简寄存器时序乘法器
10.3.10  隐式状态机二进制乘法器
10.3.11  Booth算法时序乘法器
10.3.12  比特对编码
10.4  有符号二进制数乘法
10.4.1  有符号数的乘积：被乘数为负，乘数为正
10.4.2  有符号数的乘积：被乘数为正，乘数为负
10.4.3  有符号数的乘积：被乘数、乘数均为负
10.5  小数乘法
10.5.1  有符号小数：被乘数、乘数均为正
10.5.2  有符号小数：被乘数为负，乘数为正
10.5.3  有符号小数：被乘数为正，乘数为负
10.5.4  有符号小数：被乘数、乘数均为负
10.6  除法功能单元
10.6.1  无符号二进制数的除法
10.6.2  无符号二进制数的高效除法
10.6.3  精简寄存器时序除法器
10.6.4  有符号二进制数（2补）的除法
参考文献
习题
第11章  后综合设计任务
11.1  后综合设计验证
11.2  后综合定时验证
11.2.1  静态定时分析
11.2.2  定时指标
11.2.3  影响定时的因素
11.3  ASIC中定时违反行为的消除
11.4  虚假通路
11.5  动态敏化通路
11.6  定时验证的系统任务
11.6.1  定时验证：建立条件
11.6.2  定时验证：保持条件
11.6.3  定时验证：建立和保持条件
11.6.4  定时验证：脉冲宽度限制
11.6.5  定时验证：信号时滞限制
11.6.6  定时验证：时钟周期
11.6.7  定时验证：恢复时间
11.7  故障模拟及测试
11.7.1  电路缺陷和故障
11.7.2  故障检测和测试
11.7.3  D标记
11.7.4  组合电路的自动测试模板生成
11.7.5  故障覆盖和缺陷级别
11.7.6  时序电路的测试生成
11.8  故障模拟
11.8.1  故障压缩
11.8.2  串行故障模拟
11.8.3  并行故障模拟
11.8.4  同时故障模拟
11.8.5  随机故障模拟
11.9  Verifault-XL故障模拟
11.9.1  故障模拟任务
11.9.2  用Verifault-XL对故障进行压缩和分级
11.9.3  结构故障和行为故障的传播
11.9.4  具有Verifault-XL的故障模拟测试平台
11.9.5  故障描述器
11.10  JTAG端口和可测性设计
11.10.1  边界扫描和JTAG端口
11.10.2  JTAG操作模式
11.10.3  JTAG寄存器
11.10.4  JTAG指令
11.10.5  TAP结构
11.10.6  TAP控制器状态机
11.10.7  设计实例：用JTAG进行测试
11.10.8  设计实例：内置自测试
参考文献
习题
附录A  Verilog原语
附录B  Verilog关键词
附录C  Verilog数据类型
附录D  Verilog运算符
附录E  Backus-Naur形式化语法注释
附录F  Verilog语言的形式化语法
附录G  Verilog语言的其他特点
附录H  触发器和锁存器
附录I  Verilog 2001
附录J  编程语言接口
附录K  相关网站
附录L  网络教程

伸缩显示:

[弹出查看]


	编辑荐语 [您可以向编辑推荐本书的亮点，采纳后奖励５－１０元优惠卷]（一个工作日内处理您的建议）

读者评论 w 查看本书所有书评

[发表您的书评，编辑将根据书评质量，予以相应的奖励]

(共0条)

关于我们 | 帮助 | 合作伙伴 | 我的帐户 | 图书馆 | 自考教材网 | 高校教材网
北京电话：010-68993821/88379639/88379641 邮箱：service@golden-book.com 传真：010-68990188
京ICP证060035号

专题 | 特价 | 书评 | 论坛 | 下载 | 新品 | 豆豆 | 鉴委会 | 共建 | 编辑博客 | 抢鲜预订 | 样章试读 | 名人签名 | 格子 | 播报

我的订单

关于配送

关于付款

售后服务

金书网