CMOS大规模集成电路设计（英文影印版）（第3版）|经典原版书库|Neil H.E.Weste,David Harris|机械工业出版社

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CMOS大规模集成电路设计（英文影印版）（第3版）

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原书名：CMOS VLSI Design : A Circuits and Systems Perspective,Third Edition	原出版社：Addison Wesley/Pearson
作者： Neil H.E.Weste,David Harris	出版社：机械工业出版社
译者：	丛书名：经典原版书库
出版日期：2005-5-1	上架日期：2005-10-8
ISBN：7111159179	页数：版次：1-2
开本：16开	装帧：

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| 大封面 | 封底 | 前言 | 内容简介 | 序言 | 目录 | 作者简介 | 译者简介 | 作者序 | 译者序 |

【读者评论】

内容简介
本书详细介绍了在一个芯片上设计复杂和高性能CMOS系统的现代化技术。作者结合理论和实践的经验，解释了芯片设计的现代化操作，包括时钟、闭锁、动态电路、接插件工程、SPICE和模拟。本书充分反映了近十年中集成电路设计方面的巨大进展。与前两版相比，本版增添了更多的内容，包括装置、接插件和时钟的最新资料，介绍了设计图表和简单CMOS电路布局，更新了非理想晶体管行为和设计意图的讨论，扩展介绍了接插件等。

本书适合作为高等院校相关专业本科生的教材。

本书特点：

■ 提供高性能CMOS电路设计的权威性论述。

■ 单一的RC延迟模型和逻辑成果的综合，作为讨论快速电路和估计延迟的手段。

■ 更关注功率和泄漏。

■ 介绍SPICE模拟和处理特性。

■ 介绍高性能domino电路和电路缺陷。

■ 详细介绍时钟和闭锁技术。

■ 统一论述高性能CMOS加法器比较技术。

■ 包含现代处理技术的实例。

■ 从实用的角度介绍Verilog和VHDL。

目录
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CHAPTER 1  Introduction
1.1  A Brief History
1.2  Book Summary
1.3  MOS Transistors
1.4  CMOS Logic
1.4.1  The Inverter  10
1.4.2  The NAND Gate  10
1.4.3  Combinational Logic  11
1.4.4  The NOR Gate  12
1.4.5  Compound Gates  13
1.4.8  Pass Transistors and Transmission Gates 14
1.4.7  Tristates 17
1.4.8  Multiplexers  18
1.4.9  Latches and Fllp-Flops  20
1.5  CMOS Fabrication and Layout
1.5.1  Inverter Cross-section  23
1.5.2  Fabrication Process  24
1.5.3  Layout Design Rules  28
1.5.4  Gate Layout  32
1.5.5  Stick Diagrams  33
1.6  Design Partitioning
1.7  Example: A Simple MIPS Microprocessor
1.7.1  MIPS Architecture  39
1.7.2  Multicycle MIPS Microarchitecture  42
1.8  Logic Design
1.8.1  Top-level Interface 46
1.8.2  Block Diagram  47
1.8.3  Hierarchy  47
1.8.4  Hardware Description Languages  48
1.9  Circuit Design
1.10 Physical Design
1.10.1  Floorplanning  52
1.10.2  Standard Cells  55
1.10.3  Snap-togetherCells  55
1.10.4  Slice Plans  59
1.10.5  Area Estimation 59
1.11 Design Verification
1.12 Fabrication, Packaging, and Testing Summary 63
Exercises 63
CHAPTER 2   MOS Transistor Theory
2.1  Introduction
2.2  Ideal I-V Characteristics
2.3  C-V Characteristics
2.3.1  Simple MOS Capacitance Models  75
2.3.2  Detailed MOS Gate Capacitance Model  77
2.3.3  Detailed MOS Diffusion Capacitance Model  80
2.4  Nonideal I-V Effects
2.4.1  Velocity Saturation and Mobility Degradation  84
2.4.2  Channel Length Modulation 86
2.4.3  Body Effect  87
2.4.4  Subthreshold Conduction  88
2.4.5  Junction Leakage  89
2.4.6  Tunneling  90
2.4.7  Temperature Dependence  90
2.4.8  Geometry Dependence  92
2.4.9  Summary  92
2.5  DC Transfer Characteristics
2.5.1  Complementary CMOS Inverter De Characteristics  94
2.5.2  Beta Ratio Effects  97
2.5.3  Noise Margin  98
2.5.4  Ratioed Inverter Transfer Function  100
2.5,5  Pass Transistor DC Characteristics  101
2.5.6  Tristate Inverter  102
2.6  Switch-level RC Delay Models
2.7  Pitfalls and Fallacies Summary 107
Exercises 108
CHAPTER 3  CMOS Processing Technology
3.1  Introduction
3.2  CMOS Technologies
3.2.1  Background  113
3.2.2  Wafer Formation  114
3.2.3  Photolithography  115
3.2.4  Well and Channel Formation  117
3.2.5  Silicon Dioxide (SiO2)  118
3.2.6  Isolation 119
3.2.7  Gate Oxide  120
3.2.8  Gate and Source/Drain Formation  121
3.2.9  Contacts and MetaUization  124
3.2.10  Passivation  124
3.2.11  Metrology  125
3.3  Layout Design Rules
3.3.1  Design Rule Background  126
3.3.2  Scribe Line and Other Structures  130
3.3.3  MOSIS Scalable CMOS Design Rules  130
3.3.4  Micron Design Rules  134
3.4  CMOS Process Enhancements
3.4.1  Transistors  136
3.4.2  Interconnect  140
3.4.3  Circuit Elements  141
3.4.4  Beyond Conventional CMOS  148
3.5  Technology-related CAD Issues
3.5.1  Design Rule Checking (DRC)  149
3.5.2  Circuit Extraction  150
3.6  Manufacturing Issues
3.8.1  Antenna Rules  151
3.8.2 Layer Density Rules  152
3.8.3  Resolution Enhancement Rules 153
3.7  Pitfalls and Fallacies
3.8  Historical Perspective Summary 154
Exercises 154
CHAPTER 4    Circuit Characterization and
Performance Estimation
4.1  Introduction
4.2  Delay Estimation
4.2.1  RC Delay Models  159
4.2.2  Linear Delay Model  165
4.2.3  Logical Effort  166
4.2.4  Parasitic Delay  167
4.2.5  Limitations to the Linear Delay Model 169
4.3  Logical Effort and Transistor Sizing
4.3.1  Delay in a Logic Gate  173
4.3.2  Delay in Multistage Logic Networks  174
4.3.3  Choosing the Best Number of Stages  178
4.3.4  Example  181
4.3.5  Summary and Observations  183
4.3.6  Limitations of Logical Effort  185
4.3.7  Extracting Logical Effort from Datasheets  185
4.4  Power Dissipation
4.4.1  Static Dissipation  188
4.4.2  Dynamic Dissipation  190
4.4.3  Low-power Design  191
4.5  Interconnect
4.5.1  Resistance  198
4.5.2  Capacitance  200
4.5.3  Delay 205
4.5.4  Crosstalk  207
4.5.5  Inductance  210
4.5.6  Temperature Dependence  216
4.5.7  An Aside on Effective Resistance and Elmore Delay  216
4.6  Wire Engineering
4.6.1  Width and Spacing 219
4.6.2  Layer Selection  219
4.6.3  Shielding  221
4.6.4  Repeaters  221
4.6.5  Implications for Logical Effort  227
4.6.6  Crosstalk Control 227
4.6.7  Low-swing Signaling  229
4.7  Design Margin
4.7.1  Supply Voltage  232
4.7.2  Temperature  232
4.7.3  Process Variation 233
4.7.4  Design Comers  233
4.7.5  Matching  235
4.7.8  Delay Tracking  237
4.8  Reliability
4.8.1  Reliability Terminology  239
4.8.2  Electromigration  240
4.8.3  Self-heating  241
4.8.4  Hot Carriers  241
4.8.5  Latchup  242
4.8.6  Overvoltage Failure  244
4.8.7  Soft Errors  245
4.9  Scaling
4.9.1  Transistor Scaling  246
4.9.2  Interconnect Scaling  249
4.9.3  IntemationalTechnology Roadmap for Semiconductors  251
4.9.4  Impacts on Design  252
4.10  Pitfalls and fallacies
4.11  Historical Perspective 
Summary  264
Exercises 266
CHAPTER 5    Circuit Simulation
5.1  Introduction
5.2 A SPICE Tutorial
5.2.1  Sources and Passive Components  274
5.2.2  Transistor DC Analysis  279
5.2.3  Inverter Transient Analysis  280
5.2.4  Subcircuits and Measurement  281
5.2.5  Optimization  284
5.2.6  Other HSPICE Commands  286
5.3  Device Models
5.3.1  Level 1 Models  287
5.3.2  Level 2 and 3 Models  288
5.3.3  BSIM Models  288
5.3.4  Diffusion Capacitance Models  289
5.3.5  Design Comers  290
5.4  Device Characterization
5.4.1  I-V Characteristics  293
5.4.2  Threshold Voltage  293
5.4.3  Gate Capacitance  296
5.4.4  Parasitic Capacitance  299
5.4.5  Effective Resistance  299
5.4.6  Comparison of Processes  301
5.4.7  Process and Environmental Sensitivity  303
5.5  Circuit Characterization
5.5.1  Path Simulations  305
5.5.2  DC Transfer Characteristics  305
5.5.3  Logical Effort 306
5.5.4  Power and Energy  309
5.5.5  Simulating Mismatches  310
5.5.6  Monte Carlo Simulation  310
5.6  Interconnect Simulation
5.7  Pitfalls and fallacies
Summary 316
Exercises 317
CHAPTER 6  Combinational Circuit Design
6.1  Introduction
6.2  Circuit Families
6.2.1  Static CMOS  321
6.2.2  Ratioed Circuits  327
6.2.3  Cascode Voltage Switch Logic  331
6.2.4  Dynamic Circuits  332
6.2.5  Pass-transistor Circuits  345
6.3  Circuit Pitfalls
6.3.1  Threshold Drops  351
6.3.2  Ratio Failures  352
6.3.3  Leakage  352
8.3.4  Charge Sharing  353
6.3.5  Power Supply Noise 353
6.3.6  Hot Spots  354
6.3.7  Minority Carrier Injection  355
6.3.8  Back-gate Coupling  356
6.3.0  Diffusion Input Noise Sensitivity  357
6.3.10  Process Sensitivity  357
6.3.11 Example: Domino Noise Budgets  357
6.4  More Circuit Families
6.4.1  Differential Circuits  359
6.4.2  Sense-amplifier Circuits  360
6.4.3  BiCMOS Circuits 365
6.4.4  Other Circuit Families  365
6.5  Low-power Logic Design
6.6  Comparison of Circuit Families
6.7  Silicon-on-Insulator Circuit Design
6.7.1  Floating Body Voltage  370
6.7.2  SOI Advantages  371
6.7.3  SOl Disadvantages  372
6.7.4  Implications for Circuit Styles 373
6.7.5  Summary  373
6.8  Pitfalls and Fallacies
6.9  Historical Perspective
Summary 377
Exercises 378
CHAPTER 7  Sequential Circuit Design
7.1  Introduction
7.2  Sequencing Static Circuits
7.2.1 Sequencing Methods  385
7.2.2  Max-Delay Constraints  388
7.2.3  Min-delay Constraints  392
7.2.4  Time Borrowing  396
7.2.5  Clock Skew  399
7.3  Circuit Design of Latches and Flip-flops
7.3.1  Conventional CMOS Latches  402
7.3.2  Conventional CMOS Flip-flops  405
7.3.3  Pulsed Latches  407
7.3.4  Resettable Latches and Flip-flops  408
7.3.5  Enabled Latches and Elip-flops  410
7.3.6  Incorporating Logic into Latches  410
7.3.7  Klass Semidynamic Flip-flop (SDFF)  411
7.3.8  Differential Flip-flops  412
7.3.9  True Single-phase-clock (TSPC) Latches and Flip-flops  414
7.4  Static Sequencing Element Methodology
7.4.1  Choice of Elements  415
7.4.2  Low-power Sequentia

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编辑荐语

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前言
自本书第1版出版以来的20年中，CMOS技术已经在现代电子系统设计中取得了显著的地位，并广泛用于个人计算机。自本书第2版出版以来的10年中，CMOS技术的持续发展使得Internet和无线通信迅猛发展。目前最先进芯片的晶体管数和时钟频率已经以数量级增长。
重新编写本书是为了反映在过去10年中集成电路设计方面的巨大发展。虽然基本原理是相同的，但由于晶体管预算和时钟速度的增长、能耗的增加以及生产率和CAD工具的提高，在实际应用中产生了巨大的变化。
如何使用本书
本书旨在一学期内覆盖较其他课程更宽和更深的内容，适于本科第一门VLSI课程，对于研究生课程也足够详细，对于实际从业的工程师来说，这也是一本有用的参考文献。我们鼓励根据兴趣选择主题。第1章概览了全部内容，而后续的章节详细描述了具体的主题。如果不需要理解其后的小节，可以将带标记的小节作为可选内容，在第一次阅读时跳过，然后当涉及到相关内容时再返回阅读。
我们已经尽量多地配上插图以便于更直观地思考。对于本书的例子，我们强烈建议你在阅读答案之前自己思考。我们也为需要深入了解本书中介绍的主题的读者提供了丰富的参考文献。我们强调工业界中所应用的最佳实践，并对容易犯的错误提出了警告。随着技术和应用的变化，对具体电路优劣的判断可能会变得不正确，但我们相信试图把好的和坏的分开是作者的责任。
辅助材料
更新和扩展已有辅助材料是本版的主要目的。我们为教师和学生提供了大量的补充材料。所有这些材料都可以在本书的参考书网站（www.aw-bc.com/weste）上得到。学生使用的辅助材料包括：
* 有关第1章中8位微处理器设计的实验的配套手册。
* 指向开放源码CAD工具和过程参数等的VLSI资源的链接集合。
* 包括部分习题答案的学生解答手册。
教师使用的辅助材料包括：
* 示例课程提纲。
* VLSI入门课程的教学幻灯片。
* 包含习题解答的教师指导手册。
这些材料是专门为使用本书教学的教师准备的，请联系当地的Addison-Wesley销售代表或发邮件到aw.cse@aw.com以获得如何得到这些材料的信息。
致谢
我（Neil）首先要感谢的是我的合著者David Harris，他确信由我来写该版可以得到好的效果。没有他的持续努力，这本书不会存在。下一个要感谢的人是我的夫人Avril，她几次三番地原谅了我：“决不再写书了”—但我又一次食言。
在过去的10年里，我与我的同事一起在辐射通信/思科系统工作。我学到了很多关于信号和射频CMOS电路相混合的从概念到生产的知识。这些经验加入到了这个版本中。Gordon Foyster编写了将掩模设计转换为postscript的软件，这在10年前可是很不轻松甚至不可思议的工作。Steve Avery就如何处理掩模工艺给出建议，并提出其他各种图书专业性的意见。Geoff Smith综合了第1章中布局和布线的例子，并与Gordon一起提供了设计方法论的建议。Jared Anderson综合了第8章中所介绍的MATLAB和NCO合成。Phil Ryan、Greg Zyner和Mike Webb提供了数字方法论和设计管理的背景。Andrew Adams、Jeffrey Harrison和John Olip在射频问题上指导了我。Rodney Chandler 提供了ADC的理论和实践。Brian Hart为第12章中的INL/DNL结构做了贡献。Tom McDermott提供了软件指南和其他的资料。Chris Corcoran利用废弃的膝上型电脑以及从表面上看不可超越的软件和网络问题，使我从困惑中走出来。John O誗ullivan提供了本版中的一些照片。
Bronwyn Forde给予了后勤援助。Dave Leonard和Bill Rossi从远方给予了支持。最后，我要为我们之间富有成果的协作感谢我的长期商务伙伴和朋友Dave Skellern、Chris Beare和Don MacLennan，也感谢思科系统对于这个修订版本给予的支持。
与第2版相比，第2版是在马萨诸塞州的地下室中完成的，使用的是苹果Macintosh和Symbolics Ivory处理器。这个版本主要是使用最近10年来已经普及的技术完成的。这个版本包含了遍布于澳大利亚和世界各地家庭、旅馆和机场的无线热点和ADSL的内容，PC和Mac膝上型电脑技术在这个修订版中也有大量的篇幅——提供在任何地点和任何时间工作的能力。
我（David）感谢与我一起工作多年的优秀的电路设计者Mark Horowitz、Jonathan Allen、Bill Dally、Ivan Sutherland、Jason Stinson、Sam Naffziger、Tom Fletcher和斯坦福的Horowitz小组，是他们影响了我认识电路的方法。我希望能够通过本书传递他们教授我的见识。我也要感谢伦敦大学帝国学院的Peter Cheung，他在一个忙于著作的夏天招待了我。
我们感谢给我们审阅和提出意见的很多人，他们是Bharadwaj“Birdy”Amrutur、Jacob Baker、Kerry Bernstein、Neil Burgess、Krishnendu Chakrabarty、C. K. Chen、Bill Dally、 Nana Dankwa、Azita Emami-Neyestanak、Scott Fairbanks、Tom Fletcher、Jim Frenzel、 Claude Gauthier、Ron Ho、David Hopkins、Nan “Ted” Jiang、Marcie Karty、Stephen Keckler、 Fabian Klass、Torsten Lehmann、Rich Lethin、Michael Linderman、Dean Liu、Wagdy Mahmoud、 Ziyad Mansour、Simon Moore、Alice Parker、Braden Phillips、Parameswaran Ramanathan、 Justin Schauer、Ashok Srivastava、James Stine、Gu Wei、Ken Yang和Evelina Yeung。 Jaeha Kim、Tom Grutkowski和Cecilia Krasuk为大部分原稿提供了全面的技术审阅。在此，我们对未提到的帮助者表示歉意。
感谢TSMC许可我们在许多例子中使用180nm SPICE模型。MOSIS Service为众多的其他过程提供了已测试的SPICE参数。Artisan提供了TSMC 180nm元素库中的数据表页。Harvey Mudd学院提供了由Kevin Mapp拍摄的芯片图。Steve Rubin提出了用于产生许多布局的开放源码电子编辑器。
来自几个公司的设计者未署名地提供了9.12节的芯片设计问题的“war stories”。我们感谢你们的“war stories”，并将它们作为下个版本的候选内容。理想的故事就像侦探小说从征兆开始，然后是追踪bug的过程，再以错误电路的简图和校正的方法结束。
2002、2003和2004年春在Harvey Mudd学院的E158 CMOS VLSI课程和在Qualcomm and Sun Microsystems的工程师课程上测试了原稿的草稿。帮助我们改进原稿的工程师包括Matt Aldrich、Kevin Alley、Chi Bui、Ayoob Dooply、Trevor Gile、Brad Greer、Shamit Grover、Eric Henderson、Nick Hertl、Nicole Kang、Clark Korb、Karen Lee、Li-Jen Lin、Michael Linderman、Mark Locascio、Renee Logan、Dimitrios Lymberopoulos、Khurram Malik、 Charles Matlack、Joe Petolino、Geoff Shippee、Joshua Smallman、Keith Stevens、Aaron Stratton、Yushi Tian、Daniel Woo和Amy Yang。
Harvey Mudd学院的Genevieve Breed、Matthew Erler、Tommy Leung和David Diaz开发了很多贯穿全书的仿真和图形。David Diaz、Sean Kao和Daniel Lee帮助提供了Harvey Mudd学院的MIPS处理器实例。Max Yi给出了附录A和附录B中的MIPS实例。
Addison-Wesley利用繁重的评论和生产过程做了令人钦佩的工作。我们特别感谢编辑Maite Suarez-Rivas、Matt Goldstein和Juliet Silveri，版面文字编辑Kathy Smith，以及排版人员和美工Gillian Hall。
在David还是婴儿时Sally Harris就已经在编辑家庭丛书。她用惊人的注意力发现了许多错误，她（在Daniel Harris的帮助下）还主动检查了参考书目。
我们已经意识到，如此篇幅的书出现错误是不可避免的，为此我们也很苦恼。剩余的错误是我们自己的过失。请查阅www.aw-bc.com/weste上的勘误表，是否书中的错误已经注明。将包含你的名字和地址的记录发送到bug@cmosvlsi.com。
N.W.
D.H.
2004年4月

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