面向CPLD/FPGA的Verilog设计|可编程逻辑器件实用开发技术丛书|王冠俞一鸣|机械工业出版社

【相关下载】
·精彩文前 ·免费样章
【二手书】
本产品共有 0 册二手书出售，最低价：￥.00 [查看]

推荐图书

	配套磁带3盒：锦囊妙解中... 作者:时代传播音像出版社
	汽车车身修复教程:车身特... 作者:
	风雨考研路（上）应届考研... 作者:桑磊
	考研战略战术（第六版）** 作者:桑磊
	2008年金融联考复习指南作者:聚英教育培训中心
	金融联考大纲详解-2008年... 作者:金融学硕士研究生招生联考研究小组编

用户购买本书还购买了

· ★特价样书★测控总线与仪器通信...

· ★特价样书★冲压工艺与模具设计

· ★特价样书★电工仪表与电路实验...

· ★特价样书★机械系统设计（第２...

· ★特价样书★信号分析与处理

· ★特价样书★Vx Works程序员速查...

· ★特价样书★传感器第4版

· ★特价样书★电路原理

· ★特价样书★3ds max 8 立体造型...

· ★特价样书★3dS Max 7三维创作...

金书共建·What's this?

[分类共建] ·所有未分类图书查看
本书当前分类：

我觉得本书应分到此类中：

[金书WIKI]
[ 编辑 ]当前页面使本书内容更加完善

[资源共建]
·提交本书书摘 ·提交本书相关资源

面向CPLD/FPGA的Verilog设计

您想读这本书吗？
作者：王冠俞一鸣	出版社：机械工业出版社
译者：	丛书名：可编程逻辑器件实用开发技术丛书
出版日期：2007-4-20	上架日期：2007-4-26 17:01:00
ISBN：9787111210573	页数：372 版次：1-2
开本：16	装帧：

市场价：~~￥40.00~~

贵宾会员价：￥30.00
高级会员价：￥31.20
普通会员价：￥32.00

金书豆豆(What's this?)

种一个豆豆，书价我来定！

我要种一个豆豆

【您的购物车】

购买册数：


货到付款：北京、上海、天津、广州、深圳、湖北、河南、山西、陕西、山东、四川、重庆、浙江更多查看>>

| 大封面 | 封底 | 前言 | 内容简介 | 序言 | 目录 | 作者简介 | 译者简介 | 作者序 | 译者序 |

【读者评论】

内容简介
本书从实际设计的角度出发，翔实地介绍了面向cpld／fpga的verilog设计，使读者从可编程逻辑器件及硬件描述语言设计两个方面来掌握实际设计中的方法和技巧。
　　本书分为器件篇、语言篇、软件篇和实战篇来介绍相应的知识体系。器件篇着重介绍了altera公司的cyckoneⅱ系列fpga的结构，以及如何使用fpga器件内部的各种资源；语言篇详细讲解了verilog hdl的相关内容；软件篇介绍了一款强大的仿真工具modelsim和altera公司的集成开发环境quartusⅱ6.0；实战篇再现了一个数字系统的设计过程，旨在抛砖引玉，让初学者能够快速上手。
　　本书主要供从事cpld/fpga设计的工程技术人员自学或参考，也可作为高等院校电子、通信、计算机等相关专业高年级本科生和研究生的参考用书。

目录
伸缩显示:

[弹出查看]

丛书序
前言
第1章概述
  1．1可编程器件的定位
  1．2可编程器件简介
  1．3硬件描述语言简介
器件篇
第2章可编程逻辑器件概述
2．1可编程阵列逻辑
2．2通用阵列逻辑
2．3 CPLD和FPGA
第3章  CYCLONEⅡ系列FPGA
  3．1概述
  3．2 CYCLONEⅡ系列器件的结构
    3．2．1逻辑单元与逻辑阵列
    3．2．2内部连接通路
    3．2．3时钟资源
    3．2．4内部存储器
    3．2．5嵌入乘法器
    3．2．输入／输出引脚
3．3 FPGA芯片的配置
  3．3．1主动串行模式
  3．3．2被动串行模式
  3．3．3 JTAG模式
3．4小结
第4章使用FPGA的内部资源
4．1锁相环
4．2随机访问存储器
  4．2．1单口 RAM
  4．2．2双口 RAM
  4．2．3先入先出存储器
语言篇
第5章初识Verilog HDL
5．1 Verilog HDL的背景和历史
  5．1．1什么是HDL
  5．1．2 Verilog HDL的历史
  5．1．3 Verilog HDL与VHDL的比较
  5．1．4 System Verilog
5．2 Verilog HDL概述
  5．2．1  自顶向下的设计和自底向上的实现
  5．2．2不同抽象级别的Verilog HDL模型
  5．2．3描述数字电路系统的行为
  5．2．4设计数字电路系统
  5．2．5 Verilog HDL的基本单元——模块
  5．2．6逻辑功能描述的3种方法
  5．2．7块语句
5．3小结
第6章Verilog HDL的语法
6．1词法约定
  6．1．1注释
  6．1．2数字声明
  6．1．3操作符
  6．1．4字符串
  6．1．5关键字
  6．1．6标识符
  6．1．7空白符
6．2数据类型
  6．2．1线网型
  6．2．2寄存器型
  6．2．3参数型
  6．2．4数组
6．3赋值语句
  6．3．1连续赋值
  6．3．2过程赋值
6．4条件结构
    6．4．1  if．．．else  
    6．4．2 case语句
    6．4．3 if．．else嵌套与case的比较
    6．4．4使用条件操作符实现条件结构
6．5循环结构
  6．5．1 repeat语句
  6．5．2 while语句
  6．5．3 for语句
  6．5．4 forever语句
  6．5．5 disable语句
6．6任务和函数
  6．6．1任务
  6．6．2函数
6．7预编译指令
  6．7．1宏定义语句define
  6．7．2文件包含语句include
  6．7．3条件编译指令'ifdef、'else、'endif  
  6．7．4时间尺度'timescale
 6．8系统任务和函数
  6．8．1  用于暂停和退出仿真的系统任务
  6．8．2用于监测信号的系统任务
  6．8．3用于写文件的系统任务
  6．8．4用于读文件的系统任务
  6．8．5用于获取仿真时间的系统函数
  6．8．6用于产生随机数的系统任务
  6．8．7用于转换有符号数和无符号数的
    系统任务
6．9逻辑验证
6．10小结
第7章组合逻辑电路
7．1组合逻辑电路简介
7．2使用Verilog HDL描述组合逻辑电路
7．3常用组合逻辑电路的Verilog描述
  7．3．1基本门电路
  7．3．2三态门
  7．3．3加法器
  7．3．4比较器
  7．3．5编码器
  7．3．6译码器
  7．3．7多路选择器
7．4应用实例——简单运算单元
7．5小结
第8章时序逻辑电路
8．1时序逻辑电路简介
8．2使用Verilog HDL设计时序逻辑电路
8．3时序逻辑电路实例
  8．3．1锁存器
  8．3．2触发器
  8．3．3寄存器
  8．3．4移位寄存器
  8．3．5计数器
8．4用流水线改善电路性能
8．5控制信号和数据信号的配合
8．6同步复位与异步复位
8．7小结
第9章有限状态机
9．1有限状态机简介
9．2设计有限状态机电路
  9．2．1设计流程
  9．2．2使用Verilog HDL设计有限状态机
  9．2．3有限状态机的复位和无效状态的恢复
9．3有限状态机设计实例
  9．3．1序列检测器
  9．3．2密码锁
9．4小结
软件篇
第10章ModelSim简介
第11章QuartusⅡ简介
11．1创建一个工程
11．2功能仿真
11．3综合
11．4布局布线
11．5时序分析
11．6生成配置文件
实战篇
第12章设计实例——典型的数字系统
  12．1设计输入及功能仿真
  12．2综合
  12．3布局布线
  12．4生成下载文件并下载
参考文献

伸缩显示:

[弹出查看]


	编辑荐语 [您可以向编辑推荐本书的亮点，采纳后奖励５－１０元优惠卷]（一个工作日内处理您的建议）

读者评论 w 查看本书所有书评

[发表您的书评，编辑将根据书评质量，予以相应的奖励]

(共1条)

关于我们 | 帮助 | 合作伙伴 | 我的帐户 | 图书馆 | 自考教材网 | 高校教材网
北京电话：010-68993821/88379639/88379641 邮箱：service@golden-book.com 传真：010-68990188
京ICP证060035号

专题 | 特价 | 书评 | 论坛 | 下载 | 新品 | 豆豆 | 鉴委会 | 共建 | 编辑博客 | 抢鲜预订 | 样章试读 | 名人签名 | 格子 | 播报

我的订单

关于配送

关于付款

售后服务

金书网